Senior VLSI verification engineer, 5+ years of relevant experience.
Responsibility:
Be a significant part in developing a complex and innovative SoC chip in early stage startup.
Design and implement unit/soc level verification environment and tests in System-Verilog UVM.
Develop and execute test and coverage plans.
Work closely with design and software teams.
Requirements:
B.Sc./M.Sc. degree in electrical/computer engineering from a leading university.
In-depth knowledge of function verification flows and process.
Experience in leading block/cluster verification from scratch.
Experience in verification of complex SoC and designs.
Experience with CPU subsystem, AXI, DMA, DDR, NOC is an advantage.
Experience in System Verilog UVM.
Experience in formal verification is an advantage .
Location:
Caesarea(Main) or Tel-Aviv, Israel
VLSI Verification
855796
167091
אביאל, אור עקיבא, אחיטוב, אלוני יצחק, באקה אל גרביה, בית חנניה, בנימינה, גבעת אולגה, גבעת חיים, גבעת עדה, גן השומרון, גן שמואל, המעפיל, חגלה, חדרה, חדרה, חיבת ציון, כפר הרואה, להבות חביבה, מאור (מושב), מגל, מי עמי, מעגן מיכאל, מעין צבי, מענית, מצפה אילן, משמרות, פרדס חנה כרכור, קיסריה, קציר, שדות ים, שער מנשה, תלמי אלעזר
Job Details
Job Details
[wishlist_button id="33954"]
Seniority | ||
Type | משרה מלאה | |
Location | אביאל | |
Category | Verification Design |