1. דיזיינר חומרה- מהנדס עם ניסיון בעיקר בפיתוח RTL- פיתוח שלב FE) יכול להיות או ASIC / VLSI או מהנדס FPGA– אבל חובה במקרה זה מעולמות התקשורת.
2. מנוסה מעל 4-5 ש”נ. אם יש מישהו תותח שבא מתקשורת אפשר גם 3 ש”נ.
3. שפות פיתוח חובה- Verilog ( יתרון: matlab/ python)
4. מדובר על פיתוח של צ’יפ בעולמות הדיגיטל.
5. מוסד אקדמי- ניתן גם מכללות אם הרקע טוב.
6. כרגע בצוות 4 מהנדסים. יש תקן 1 שנפתח. כלומר צוות לא מאד גדול. הרבה אחריות למהנדס! עולם תוכן מעניין.